發(fā)布時(shí)間：2021-12-25 10:31:52  訪問(wèn)次數(shù)：788

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臺(tái)積電：3nm 工藝相比 5nm 密度提升 1.7 倍，功耗降低 25-30%

根據(jù)芯智訊報(bào)道，中國(guó)集成電路設(shè)計(jì)業(yè) 2021 年會(huì)暨無(wú)錫集成電路產(chǎn)業(yè)創(chuàng)新發(fā)展高峰論壇于 12 月 22 日舉辦。臺(tái)積電(南京)有限公司總經(jīng)理羅鎮(zhèn)球做了主題為《半導(dǎo)體產(chǎn)業(yè)的新時(shí)代》的主題演講。

　　羅鎮(zhèn)球宣布，雖然有很多人說(shuō)摩爾定律在減速或者在逐漸消失，可事實(shí)上臺(tái)積電正在用新工藝證明了摩爾定律仍在持續(xù)往前推進(jìn)。臺(tái)積電的 7nm 工藝是在 2018 年推出的，5nm 在 2020 年推出，在 2022 年會(huì)如期推出 3nm 工藝，而且 2nm 工藝也在順利研發(fā)。

　　根據(jù)臺(tái)積電展示的路線圖，從 5nm 工藝至 3nm，晶體管邏輯密度可以提升 1.7 倍，性能提升 11%，同等性能下功耗可以降低 25%-30%。

　　如何在未來(lái)實(shí)現(xiàn)晶體管的進(jìn)一步微縮，羅鎮(zhèn)球透露了兩個(gè)方向：

　　1、改變晶體管的結(jié)構(gòu)：三星將在 3nm 制程采用全新的“環(huán)繞柵極晶體管”(GAA)結(jié)構(gòu)，而臺(tái)積電 3nm 依舊采用鰭式場(chǎng)效晶體管(FinFET)結(jié)構(gòu)。不過(guò)，臺(tái)積電研發(fā) Nanosheet / Nanowire 的晶體管結(jié)構(gòu)(類似 GAA)超過(guò) 15 年，已經(jīng)達(dá)到非常扎實(shí)的性能。

　　2、改變晶體管的材料：可以使用二維材料做晶體管。這會(huì)使得功耗控制得更好，而且性能會(huì)更強(qiáng)。

　　羅鎮(zhèn)球還表示未來(lái)將運(yùn)用 3D 封裝技術(shù)來(lái)提高芯片的性能，降低成本。目前，臺(tái)積電已經(jīng)將先進(jìn)封裝相關(guān)技術(shù)整合為“3DFabric”平臺(tái)。

　　除此之外，臺(tái)積電還將在 ADAS 和智能數(shù)字駕駛艙的汽車芯片應(yīng)用 5nm 工藝平臺(tái)“N5A”，預(yù)計(jì)將在 2022 年第三季度推出，能夠符合 AEC-Q100、ISO26262、IATF16949 等汽車工藝標(biāo)準(zhǔn)。